【創科廣場】RISC-V加持O-RAN 功耗成本可望減半

雖然以OpenRAN（O-RAN）技術無綫接入網的5G基站，有不少新發展，流動營運商的基站仍採用專用硬件為主；愛立信、華為、中興核心網，仍以專用ASIC晶片和FPGA建立RAN基站。

各家設備製造之中，以諾基亞支持O-RAN最力。O-RAN屬公開制式，可在標準工業配置硬件，運行開放式的網絡架構，降低成本，也更易於整合。本港的應科院（ASTRI）研發出端至端的O-RAN系統，部署在香港國際機場。

RISC-V打入O-RAN

理論上，任何一個O-RAN設備商的RAN，可與任何設備商的核心網無縫連接；雖然開放硬件是大勢所趨，實際上5G的O-RAN，仍很少商用的部署；礙於功耗過高，性能也不及專屬設備，營運商多採取觀望態度。

不過O-RAN的困境，有望被RISC-V處理器打破。全球的RISC-V投資正加速，較早前李家傑已宣布投資上海賽昉科技，推出全球首款RISC-V的AI單板電腦，支援Linux作業系統，可應用在工業自動化和邊緣AI視覺運算等。

美國初創EdgeQ剛宣布以RISC-V開發新一代O-RAN，採用FPGA，RISC-V可加入新指令集（ISA），具備AI功能，可隨時更新算法，功耗成本再降5成，流動運營商有更大靈活性選擇設備，5G基站以RISC-V完全取代ASIC，指日可待。

EdgeQ又宣布高通前行政總裁Paul Jacobs以及科技總監Matt Grob加入了EdgeQ顧問團隊，Jacobs為當代無綫電通訊的大師級人物；2G至5G時代取得不少突破，他加入EdgeQ，意味O-RAN有望起飛。

EdgeQ宣布以RISC-V架構，推出首個5G開放、可編程、整合人工智能的開發平台，以建立新一代基站，挑戰愛立信和華為的地位。EdgeQ採用了RISC-V架構IP主要供應商之一，台灣晶芯科技（Andes Technology）RISC-V的IP，以AndesCore核心架構的ACE方案（Andes Custom Extension），令EdgeQ可為無綫架構加入新的性能、功能、特定的功耗。

台灣進軍RISC-V設計

晶芯ACE方案讓客戶自行創建ISA指令集，在特定領域加速指令，甚至調整軟/硬件區隔，提供了優化，以整合處理器、系統架構、作業系統、軟件開發工具及設計平台的IP等。

目前，5G基站亦採用FPGA，兼容ASIC的SoC設計，垂直結構緊密，性能功耗遠較O-RAN為佳。EdgeQ創辦人Vinay Ravuri指出，RISC-V可採用FPGA可編程性，以軟件不斷升級，又減低功耗。RISC-V設計介乎於開放和封閉之間，靠FPGA不斷伸延性能指令，以機器學習無縫整合各個系統，為通訊晶片不斷升級算法。

晶芯科技來頭不少，為台灣首家商業化處理器IP的企業，聯發科（MediaTek）持有13.25%股權；近年晶芯積極推動RISC-V陣營，晶芯也是RISC-V基金會創始會員，處理器開放架構的貢獻者之一。晶芯原本開發32及64位元的RISC處理器，投入RISC-V開發IP後，去年超越五成收入來自RISC-V，擁有數碼訊號處理器指令集（DSP ISA）等高端技術，功能成熟。

RISC-V版圖拓大

晶芯總經理林志明指，晶芯32位元A25處理器具備信號處理（DSP）延伸指令集及浮點SIMD伸延指令，為浮點向量運算提供超高AI性能，包括FFT的DSP函數、矩陣等AI計算。

RISC-V屬於開源免費的處理器架構、以模組化加入新ISA，並可取代英特爾x86與ARM架構。2015年，RISC-V架構的加大柏克萊分校開發團隊成立SiFive，專門開發RISC-V的IP，成員包括參與RISC-V的3位教授；Krste Asanovic、Andrew Waterman 和Yunsup Lee。

RISC-V國際基金會亦於同年成立；維護RISC-V指令架構完整性和非碎片化。SiFive及晶芯亦合作推動RISC-V；晶芯貢獻了RISC開發專長，支援擴展指令集架構（ISA）生態。

去年，晶芯又與多家台灣科技企業；包括力晶、智成、神盾、聯發科、瑞相、力積電、力旺、嵌譯等組成台灣RISC-V聯盟，RISC-V低功耗特性，初期多在可穿戴和物聯網應用，隨着上海賽昉科技夥拍了SEEED和Beagleboard推出單板AI電腦，應用可望至智能工業。未來包括了車載系統的ADAS系統亦可望應用RISC-V。